[HDLBits] Module

**HDLBits 模块**

在数字电路设计中，HDL（Hardware Description Language）是用来描述和验证数字电路的语言。其中，VHDL（VHSIC-HDL）和Verilog是两种最常用的HDL语言。在本文中，我们将介绍一个名为HDLBits的模块，它是一个简单的8位二进制数的加法器。

**HDLBits 模块的功能**

HDLBits模块接受两个8位二进制数作为输入，并输出它们的和。该模块使用两位一算法（2's complement）来实现加法运算。

**HDLBits 模块的结构**

HDLBits模块由以下组成部分：

1. **输入端口**：两个8位二进制数作为输入，分别命名为`a`和`b`。
2. **输出端口**：一个8位二进制数作为输出，命名为`sum`。
3. **控制信号**：一个信号用于指示加法运算的完成，命名为`done`。

**HDLBits 模块的实现**

以下是HDLBits模块的VHDL实现代码：

vhdllibrary IEEE;
use IEEE.STD_LOGIC;
use IEEE.NUMERIC_STD.ALL;

entity HDLBits is Port ( clk : in STD_LOGIC; -- 时钟信号 rst : in STD_LOGIC; -- 复位信号 a : in STD_LOGIC_VECTOR(7 downto0); -- 输入数a b : in STD_LOGIC_VECTOR(7 downto0); -- 输入数b sum : out STD_LOGIC_VECTOR(7 downto0); -- 输出和 done: out STD_LOGIC -- 加法完成信号 );
end HDLBits;

architecture Behavioral of HDLBits is signal temp_sum : unsigned(8 downto0);
begin process(clk)
 begin if rising_edge(clk) then if rst = '1' then temp_sum <= (others => '0');
 done <= '0';
 else -- 加法运算 temp_sum <= unsigned(a) + unsigned(b);
 -- 检查加法完成信号 if temp_sum(8) = '1' then done <= '1';
 else done <= '0';
 end if;
 end if;
 end if;
 end process;

 sum <= std_logic_vector(temp_sum);
end Behavioral;

verilogmodule HDLBits(
 input clk, // 时钟信号 input rst, // 复位信号 input [7:0] a, // 输入数a input [7:0] b, // 输入数b output [7:0] sum, // 输出和 output done // 加法完成信号);

reg [8:0] temp_sum;
wire done;

always @(posedge clk) begin if (rst ==1'b1) begin temp_sum <=9'd0;
 done <=1'b0;
 end else begin // 加法运算 temp_sum <= a + b;
 // 检查加法完成信号 if (temp_sum[8] ==1'b1) begin done <=1'b1;
 end else begin done <=1'b0;
 end endendassign sum = temp_sum[7:0];
endmodule

vhdllibrary IEEE;
use IEEE.STD_LOGIC;
use IEEE.NUMERIC_STD.ALL;

entity HDLBits_tb is Port ( clk : in STD_LOGIC; -- 时钟信号 rst : in STD_LOGIC; -- 复位信号 a : in STD_LOGIC_VECTOR(7 downto0); -- 输入数a b : in STD_LOGIC_VECTOR(7 downto0); -- 输入数b sum : out STD_LOGIC_VECTOR(7 downto0); -- 输出和 done: out STD_LOGIC -- 加法完成信号 );
end HDLBits_tb;

architecture Behavioral of HDLBits_tb isbegin uut: entity work.HDLBits Port ( clk => clk,
 rst => rst,
 a => a,
 b => b,
 sum => sum,
 done=> done );

 process(clk)
 begin if rising_edge(clk) then -- 测试用例1：a=5'b101, b=5'b110 a <= "101";
 b <= "110";

 -- 等待加法完成信号为高 wait until done = '1';

 -- 检查输出和 assert sum = "111" severity failure;

 -- 测试用例2：a=5'b100, b=5'b001 a <= "100";
 b <= "001";

 -- 等待加法完成信号为高 wait until done = '1';

 -- 检查输出和 assert sum = "101" severity failure;
 end if;
 end process;

end Behavioral;

verilogmodule HDLBits_tb(
 input clk, // 时钟信号 input rst, // 复位信号 input [7:0] a, // 输入数a input [7:0] b, // 输入数b output [7:0] sum, // 输出和 output done // 加法完成信号);

reg [8:0] temp_sum;
wire done;

always @(posedge clk) begin if (rst ==1'b1) begin temp_sum <=9'd0;
 done <=1'b0;
 end else begin // 测试用例1：a=5'b101, b=5'b110 if (a ==8'hA && b ==8'hC) begin // 等待加法完成信号为高 wait until done ==1'b1;

 // 检查输出和 assert sum ==8'hF severity failure;
 end // 测试用例2：a=5'b100, b=5'b001 if (a ==8'h64 && b ==8'h1) begin // 等待加法完成信号为高 wait until done ==1'b1;

 // 检查输出和 assert sum ==8'h65 severity failure;
 end endendassign sum = temp_sum[7:0];
endmodule